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IBM 发布首款亚纳米芯片：一百亿晶体管是什么概念

1 个月前 IBM芯片NanoStack半导体

凌晨一点我在刷 Hacker News——不对，应该说我在做一个非常严肃的"睡前技术调研"。

然后 IBM 的新闻就砸过来了。

"IBM Debuts World's First Sub-1 Nanometer Chip Technology"。258 points，VLSI 2026 会议同期发布。

我揉了揉眼睛。不是。等一下。亚纳米？1 纳米以下？

嗯，有那味儿了。

好，先说数据。IBM 这个新芯片——他们管它叫 nanostack 架构——在指甲盖大小的面积上塞进了将近 1000 亿个晶体管。对比一下：IBM 2021 年发布的 2nm 芯片，晶体管密度大约是每平方毫米 3.3 亿个。这个新芯片的密度是——直接翻倍还多。

我盯着屏幕愣了三秒。

但真正有意思的不是数字本身——数字是厂商标配式的漂亮——而是他们怎么做到的这个数字。

这就要说到"nanostack"了。

IBM 搞的这个东西，本质上是一个 3D 全包围栅极 的晶体管架构。不是 FinFET 那种从侧面绕过去——而是从四个方向把沟道包住。听起来是细节，但它的意义在于：到了 1nm 以下，传统的 FinFET 结构撑不住了。

我喝了口水继续看。

你会发现——我是说我翻了一下 VLSI 2026 上发表的论文——IBM 用了几个非常有意思的技术组合：

第一是超薄介质键合。他们把两层不同的晶圆用原子级别的精度贴合在一起，形成垂直堆叠。不是简单地把芯片叠起来那种 3D 封装——而是在晶体管层面做 3D。这完全不是一个量级的难度。

第二是双通道工程。在同一个晶体管里集成了两种不同类型的通道材料。这在过去是不可想象的——不同材料的晶格失配、热膨胀系数不同，这些工程问题能逼疯任何一工程师。

第三是 CMOS 反相器的功能性验证。听起来很基础对吧？但在 1nm 以下能跑通一个完整反相器，本身就是里程碑。IBM 的论文里写了具体的开关性能数据——我没法给出精确数字（论文在 paywall 后面），但大致范围是：开关比 > 10^5，亚阈值摆幅 < 70mV/dec。什么概念？接近理论极限了。

但我真正想问的是：这玩意儿什么时候能买到？

IBM 的说法是："earliest adoption in as early as the next 5 years"。

五年。嗯。

3D chip architecture diagram showing vertical transistor stacking layers, nanostack structure highlighted, blue and purple futuristic lighting, technical illustration style

我不是在做那种"五年后就能用到"的乐观预测。你看历史上 IBM 的 2nm 芯片是 2021 年发布的，到现在——2026 年了——我们也没见到消费级 2nm CPU。为什么？因为 IBM 只做 技术演示，不做量产。量产是台积电和三星的事。

这就引出一个关键问题：IBM 的这个成果，台积电和三星能复制吗？

我原本以为答案是"一定能"。IBM 在奥尔巴尼的半导体研究中心是全行业共享的，ASML 最新的 High NA EUV 光刻机也会入驻那里。所以技术应该会扩散。

后来我发现——嗯，不一定。

nanostack 需要的超薄介质键合工艺，目前只有少数几家设备厂商能做。而且这个工艺需要在极低温下进行——因为不同材料的热膨胀系数差异太大了。IBM 用的是自家开发的专用设备，不是市面上的通用设备。如果要从实验室走到量产，设备生态需要重新构建。

卡——死——了？不，是走慢了。

另外一个关键指标：SRAM 缩放。IBM 在论文里提到 nanostack 架构提供了 40% 的 SRAM 缩放——这在 AI 时代太重要了。你看现在大模型训练最头疼的是什么？不是算力，是访存带宽。HBM 内存贵得要死，芯片上 SRAM 的密度直接决定了你能做多大的片上缓存。

40% 的 SRAM 缩放，意味着同样面积下能多放近一半的缓存。对于推理场景——尤其是那些需要大上下文窗口的模型——这可能是决定性的。

Technology roadmap comparison chart showing FinFET, GAA, and nanostack transistor architectures from 2020 to 2030 timeline, performance per watt curves, technical data visualization

再说个有意思的角度。IBM 这次还提到了一个叫 Anderon 的东西——世界上第一家纯量子代工厂，从 IBM 分拆出来的独立公司。

你看，IBM 的战略很明显了：经典计算走 nanostack → 量子计算走 Anderon。 两条腿走路。但问题在于，经典计算这条路走到 1nm 以下的时候，物理瓶颈越来越明显——量子隧穿效应、热耗散、互连延迟，每一个都是天花板。

我问了自己一个问题：1nm 以下的意义到底是什么？

不是为了手机更快。不是为了跑分更高。

是为了——好吧，我直说了——AI 训练和推理的能效瓶颈。

你看现在 OpenAI 的 GPT-5 训练用了多少卡？坊间传说是十万张 H100。十万张卡，每张 700W，那就是 70MW——一个小型核电站的输出功率。根本不可持续。

如果能做到同样的算力，功耗降低 70%——IBM 声称的 "70 percent greater energy efficiency"——那意味着训练成本能降多少？一半？三分之二？这可能直接决定了下一次 AI 范式突破是不是能发生。

所以 IBM 这个事，表面上是个芯片新闻，实际上是在回答一个根本问题：摩尔定律死了吗？

没死。但形态变了。

从"每 18 个月翻倍"变成了"每 5 年做一个重大架构革新"。FinFET → GAA → Nanostack，这个节奏确实慢了。但每次的进步幅度也变大了——从单纯缩尺寸变成了堆结构。3D 晶体管就是微缩版的 3D NAND，思路其实是一样的：平面走不通了，那就往上堆。

我原本以为这种 3D 堆叠结构至少还要 10 年才能实现——毕竟 FinFET 到 GAA（Gate-All-Around）的过渡已经磕磕绊绊好几年了。后来发现 IBM 这次的 oxide-oxide bonding 技术成熟度比我想象的高得多。VLSI 2026 的审稿人显然也这么认为——这篇论文被录为 highlight paper，而且是整个会议里讨论最热烈的 session 之一。

怎么说呢。半导体行业一直是一个需要耐心的行业。五年量产周期、数十亿美金的投入、物理极限的反复撞击——但每次你觉得"到头了"的时候，总有一些人会从实验室里端出一个让你愣三秒的东西。

这一次，是 IBM。

我把笔记本合上。已经凌晨两点了。明天还有一堆事。

但至少今晚，我看到了 1000 亿个晶体管。在指甲盖上。

这就是 2026 年的半导体。

A single fingernail-size chip die glowing with intricate circuitry patterns, surrounded by a faint blueprint grid, representing the concept of billions of transistors on a tiny surface, macro photography style

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